數字隔離器工作原理

數字(zi)隔(ge)離(li)器系列(lie)產品采(cai)用全差(cha)分(fen)隔(ge)離(li)電容(rong)技術。由 SiO2構成的(de)(de)高(gao)壓(ya)(ya)隔(ge)離(li)電容(rong)為(wei)(wei)不同的(de)(de)電壓(ya)(ya)域之(zhi)間提(ti)(ti)供(gong)可(ke)(ke)靠的(de)(de)絕緣屏障，并提(ti)(ti)供(gong)可(ke)(ke)靠的(de)(de)高(gao)頻(pin)信(xin)號(hao)傳輸路(lu)徑(jing)。為(wei)(wei)保證穩定的(de)(de)數據傳輸質量(liang)，引入開關鍵(jian)控(kong)(OOK)調(diao)制解調(diao)技術。圖(tu)1為(wei)(wei)一款數字(zi)電容(rong)隔(ge)離(li)器（DCI）的(de)(de)內部(bu)功能示意(yi)圖(tu)。該隔(ge)離(li)器輸入分(fen)為(wei)(wei)兩(liang)個差(cha)分(fen)信(xin)號(hao)路(lu)徑(jing)：上半部(bu)分(fen)為(wei)(wei)低(di)速通(tong)道——DC-通(tong)道，下半部(bu)分(fen)為(wei)(wei)高(gao)速通(tong)道——AC-通(tong)道。AC-通(tong)道傳輸介于100 kbps和100 Mbps之(zhi)間的(de)(de)信(xin)號(hao)，而DC-通(tong)道則(ze)涵蓋了從100kbps以下的(de)(de)范圍。

圖(tu)1 數字電容隔(ge)離器示意(yi)圖(tu)

圖2左側顯示(shi)了一(yi)(yi)(yi)個(ge)單(dan)通(tong)道(dao)(dao)、電(dian)容(rong)隔(ge)(ge)離(li)器(qi)(qi)的內部簡化結構(gou)圖。從內部來(lai)看(kan)，隔(ge)(ge)離(li)器(qi)(qi)由兩個(ge)部分組成(cheng)：發送器(qi)(qi)和(he)接(jie)收(shou)機。實際隔(ge)(ge)離(li)層由接(jie)收(shou)機芯片(pian)上(shang)的高(gao)壓電(dian)容(rong)器(qi)(qi)提供。由于AC-通(tong)道(dao)(dao)和(he)DC-通(tong)道(dao)(dao)均使用同一(yi)(yi)(yi)種差(cha)分信(xin)號技術抑制(zhi)數據(ju)傳輸期間的高(gao)噪聲，因此必(bi)需(xu)要有4個(ge)隔(ge)(ge)離(li)電(dian)容(rong)器(qi)(qi)來(lai)形成(cheng)一(yi)(yi)(yi)條單(dan)隔(ge)(ge)離(li)數據(ju)通(tong)道(dao)(dao)。

圖2 單通道電容隔離(li)器的內部結構

圖(tu)2右側為(wei)一個(ge)高壓電容(rong)器(qi)的(de)橫截面示(shi)意圖(tu)。從發送器(qi)芯片出來的(de)接(jie)(jie)合線連(lian)接(jie)(jie)到接(jie)(jie)收(shou)機端(duan)電容(rong)器(qi)鋁頂板(ban)，底板(ban)（也為(wei)鋁質）連(lian)接(jie)(jie)到接(jie)(jie)收(shou)機邏輯。板(ban)之(zhi)間是夾(jia)層(ceng)(ceng)電介(jie)質，其(qi)為(wei)16-μm厚(hou)的(de)SiO2。使用(yong)SiO2作為(wei)夾(jia)層(ceng)(ceng)電介(jie)質有兩個(ge)好處：一、使用(yong)常規半導體制造技(ji)術就可以處理SiO2，從而大大降低(di)了(le)生產成本；二(er)、它(ta)是具(ju)有最小老化效應(ying)且最穩定的(de)隔離材(cai)料(liao)之(zhi)一，因此電容(rong)隔離器(qi)的(de)預計壽(shou)命遠(yuan)遠(yuan)超過(guo)其(qi)他技(ji)術。

隔離器使用壽命

隔離(li)器的(de)使用(yong)壽命主要(yao)取決于(yu)(yu)所用(yong)材料及其厚度(du)。由于(yu)(yu)制造帶(dai)來的(de)雜質(zhi)(zhi)和不完整性缺陷(xian)，電介質(zhi)(zhi)會(hui)隨時間而(er)退化，這種退化會(hui)由于(yu)(yu)電介質(zhi)(zhi)上(shang)施加的(de)電場及其溫度(du)的(de)上(shang)升而(er)加快。其中預計使用(yong)壽命是基(ji)于(yu)(yu)TDDB E電介質(zhi)(zhi)擊穿(chuan)模型來確定。

實際上(shang)，周圍(wei)溫(wen)度維持在150℃時(shi)，TDDB由隔(ge)離器的施加應力電(dian)壓(ya)決定（請參見圖(tu)3）。測(ce)試之初便激活一(yi)個(ge)計(ji)時(shi)器，其在隔(ge)離器電(dian)流(liu)超(chao)出1mA時(shi)停(ting)止，表明電(dian)介質擊穿。記錄每個(ge)測(ce)試電(dian)壓(ya)的故障時(shi)間，并根據(ju)理(li)論E模型曲線進(jin)行繪圖(tu)。

CMTI即Common Mode Transient Immunity。CMT共(gong)模瞬變抗擾度，是(shi)指(zhi)對施加在隔離(li)(li)電路中的高速瞬變共(gong)模電壓上升(sheng)時（或下降）容(rong)許的速率dv/dt，通常以(yi)KV/us表示。上升(sheng)斜率越快(kuai)引起的干擾沖擊就越大，衡量隔離(li)(li)器(qi)(qi)件在共(gong)模瞬變時依(yi)然能夠正(zheng)常傳輸(shu)信(xin)號的能力。如(ru)圖六所示，為(wei)數字(zi)隔離(li)(li)器(qi)(qi)CMTI測試(shi)模型(xing)框圖。

圖六(liu): CMTI測試模型

在電(dian)機(ji)驅(qu)動(dong)等典型應用(yong)中，使用(yong)PWM脈寬控制(zhi)柵極驅(qu)動(dong)MOSFET進而(er)驅(qu)動(dong)電(dian)機(ji)。MOS FET等功率器件往往工作在硬開關狀態下，若使用(yong)普通(tong)的(de)硅MOSFET，產生(sheng)的(de)電(dian)壓跳變(dV/dt)干擾通(tong)常(chang)在40kV/ μs以內，大(da)多(duo)數的(de)隔離產品(pin)CMTI都可以滿足該需(xu)求。而(er)同樣(yang)參數的(de)碳化(hua)硅/氮化(hua)鎵器件，開關速度(du)更快(kuai)，特別(bie)是下降沿時會更加惡劣，如下是模擬CMTI下降沿測試(shi)電(dian)路(lu)：

圖七：CMTI下降沿測試電路

在使(shi)用碳化(hua)硅MOS FET時，所產生共模(mo)干擾的最大下降斜(xie)率會達到200kV/μs，因(yin)此要求隔(ge)離產品具備200kV/μs以上(shang)CMTI能力。

圖(tu)八：CMTI下降沿測試波形

如果隔(ge)離(li)(li)產(chan)品(pin)的(de)CMTI能力不夠，dV/dt干擾會(hui)(hui)對低壓側控制信(xin)號造(zao)成(cheng)很大的(de)影響。一旦產(chan)生誤(wu)脈沖(chong)，嚴重情況(kuang)下會(hui)(hui)導致(zhi)橋臂直(zhi)通(tong)，引發短路，造(zao)成(cheng)嚴重的(de)產(chan)品(pin)失效事(shi)故。隨著(zhu)新能源的(de)普及(ji)，越(yue)(yue)來越(yue)(yue)多的(de)場(chang)景使用碳化硅/氮化鎵器件，提(ti)高隔(ge)離(li)(li)產(chan)品(pin)的(de)CMTI能力迫在(zai)眉睫(jie)。

數字隔離器設計建議

為了(le)保持隔(ge)離等(deng)級，隔(ge)離器件下方的(de)空間應避免布(bu)線、過(guo)孔和平(ping)面(mian)。如果某(mou)應用不需(xu)要高(gao)壓保護，僅需(xu)要接地隔(ge)離或比數(shu)字隔(ge)離器更低的(de)隔(ge)離等(deng)級，則隔(ge)離器件下方可以出現布(bu)線、過(guo)孔或平(ping)面(mian)，但要注意符合(he)爬電距(ju)離/電氣間隙要求，也可使用凹(ao)槽(cao)和切口來增加爬電距(ju)離。下圖是某(mou)款數(shu)字隔(ge)離器的(de)示例布(bu)局示意圖：

總  結

思瑞浦公司簡介

思瑞浦擁有隔離品專用TDDB實驗室